1.不使用randc来实现同样的随机效果注意点：sum() 的结果位宽与数组元素的表达式位宽有关，如果只有 1 bit，求和可能发生截断。 2.不使用 unique 实现数组元素互异 3.动态数组长度、范围与求和约束编写一个 SystemVerilog class，满足以下条件： 只能使用 constraint 实现。定义 rand int dat…

联影微电子：1.config_db set但是没get，不会报错，反过来怎么set但是没getget() 失败本身不会自动报 UVM_ERROR 或 UVM_FATAL，而是返回 0。是否报错取决于你如何处理返回值。 多个set配置，层次越高的配置优先级越高同一层次配置，后设置的值生效 2.使用tlm_port,如果不connect是否会报错：不会…

1.AXI是否支持写乱序和写交织答：AXI 支持写乱序，但 AXI3 和 AXI4 对写交织（Write Interleaving）的支持不同。AXI4无WID 2.AXI slave vip的memory模型如何搭建，使用什么数组答：在 AXI Slave VIP 中，Memory Model 通常使用 SystemVerilog 关联数组（As…

virtual function 和function ，子类与父类的继承，以及super函数的作用 `define，define 先定义后，后面又定义了一样的会不会被覆盖 分 mode开始跑，写一个运行脚本 ，UVM_TESTNAME = test_1 `define MODE1 a=1 elsif MODE2 a =2 `endif，编译的文件都…

比特智路1面：写一个monitor 收到valid后打四拍采集数据，第一次写的有点问题，后面修正改好，其他问的UVM的基础知识，基本能答，还有xprop这种小众题，幸好那天早上刚好做过找个内容。

国微电子（存储部）询问了具体ahb_vip是如何搭建。synopsys内的agent搭建过程：|1.创建vip的configuration,如svt_amba_system_configuration2.vip的interface连接到dut3.连接vip的monitor到scoreboard，有item_observed_portbuild_ph…

灵睿芯微（1面挂） 1.询问了p_sequencer和m_sequencer的问题，没有答出来可能有点减少印象分，其他的好像回忆不起来了，也是基本聊了cache的项目，没有特别让我觉得刁难的问题，可能不应该提到初创的前景问题。 芯旺微（1面过）1.对项目问的还算细，主要感觉公司人比较少，做的内容偏mcu部分。

1.sv中子类不允许访问父类的对象。 2.枚举变量默认第一个值为0，若有显式表达，则从显式开始部分递增。 3.断言延迟多少个时钟不能使用变量 4.bit a + bit b = 1或者0，只有1bit数据 5.int为两值 32位有符号整数，integer为四值 32位有符号整数 6.当出现 c= a==b，a和b其中一个为x，则c为x。 c= a…

主要是自我介绍，后续针对项目的提问。今天暴露出了一些问题，对简历中部门模块的内容没有很熟悉，甚至存在遗忘的情况，后续第二天先去了解一下自己项目主要做的内容。特别是axi_mst项目。以下是没好好答出来的问题。 问题1：driver中用于接收transation 的命令是什么 答：seq_item_port.get_next_item();结束或者返…